5nm后的晶体管选择:IBM谈nanosheet的新进展

 新闻资讯     |      2020-01-10 08:20

  IBM和Leti在IEDM上别离宣告了几篇论文,其间包含联合纳米片论文。 我有机会与IBM高档逻辑与内存技能总监Huiming Bu和IBM高档工程师Veeraraghavan Basker一同坐下来聊聊,一同还采访了Leti的高档CMOS实验室负责人Francois Andrieu和流程与集成工程师Shay Reboh,一同谈及了他们的作业。

  IBM对先进工艺未来的观念

  IBM在奥尔巴尼(CNSE)中心的 Albany 具有一条开发线,在那里他们开发了5nm技能,现已转让给三星。 现在他们正在从事3 / 2nm作业。 虽然设备架构发生了改变,而且需求运用一些共同的东西,但与5nm比较,更先进工艺的东西复用率很高。 当他们开端在新设备上作业时,他们会在微缩之前运用测验结构来评价设备和材料。 假如运用节点1来开发材料和设备,那么微缩将成为工程问题。

  IBM的一篇论文是“用于高功能和低功耗运用的纳米片技能中的多Vt解决方案(Multiple-Vt Solutions in Nanosheet Technology for High Performance and Low Power Applications”.)”。 依照他们的说法,水平堆叠纳米片的一个要害应战是怎么完成多个阈值电压(Vts)。 在现在的FinFET,当时的办法是运用各种功函数金属的堆叠,可是在水平纳米片中,片与片之间的距离有必要尽可能小,以最小化电容并最大化功能。

  IBM运用偶极子(dipoles)调谐Vts已有很长的前史。 IBM初次推出高k金属栅(HKMG)时就选用了运用偶极子的gate-first办法。 行业界的其他厂商则选用 gate-last 技能,后者已成为HKMG的首要办法。 可是IBM前期在偶极子范畴的经历为他们供给了对纳米线有用的协助。 用偶极子代替一堆功函数金属可在纳米片中完成多个Vts,并消除了选用纳米片的要害妨碍。

  水平堆叠纳米片的另一应战是需求首先在不蚀刻硅的情况下使SiGe层洼陷( recess ),然后再蚀刻掉SiGe层以开释Si层,再一次不蚀刻硅。 在“用于完成高功能逻辑堆叠GAA NanoSheet器材的新式SiGe干法挑选性蚀刻”(A Novel Dry Selective Etch of SiGe for the Enablement of High Performance Logic Stacked Gate-All-Around NanoSheet Devices)中,IBM谈论了他们与Tokyo Electron进行的作业,以运用气相各向同性蚀刻(留意: 我信任这是TEL的Certas Wing东西)。 与Si比较,他们能够完成SiGe(25%)的150: 1挑选性(selectivity)。

  在第三篇文章中,咱们谈论了“ 全底电介质阻隔以完成用于低功率和高功能运用的堆叠式纳米片晶体管 ”(Full Bottom Dielectric Isolation to Enable Stacked Nanosheet Transistor for Low Power and High Performance Applications),IBM在本论文中公开了一种工艺,能够在堆叠的水平纳米片式堆叠下创立电介质,然后下降寄生电容并提高功能。 该电介质是根据氮化硅的,但他们没有泄漏其构成方法。 开始的纳米片堆叠直接在硅上成长,以供给晶体外延成长,因而,不知何以,它们会蚀刻掉堆叠下方并从头填充。

  他们还指出,与7nm FinFET比较,高水平的纳米片在稳定功率下功能提高了25%以上,而在相同功能下功率下降了50%。 6、5、4nm FinFET的功能不如纳米片。 纳米片还具有光刻界说宽度的才能,然后能够在同一过程中构成具有最佳静电作用的纳米线,并取得具有更高驱动电流的纳米片。 IBM在2012年左右创立了纳米片的称号,并于2015年与GLOBALFOUNDRIES和三星公司协作宣告了5nm纳米片论文。 值得一提的是,三星最近宣告了一项根据联协作业的3纳米工艺,这将于2021年问世。

  在我询问了用于未来纳米片的代替材料,他们说,第一代纳米片将是硅。 他们进一步指出,除非在后端(BEOL)或寄生(parasitics)方面取得打破,不然代替材料将不值得支付如此杂乱的价值。 您能够对齐纳米片的硅方向,以取得更高的迁移率。 逾越纳米片到CFET(根本堆叠的纳米片,其间堆叠了n和p型器材),您能够将nFET定向为100,将pFET定向为110,以使两者的迁移率最大化。 我问他们这是否是纳米片之后的事,他们说他们无法宣告谈论。

  Leti的观念

  在我对Leti访谈中,咱们谈论了他们与IBM所做的联合论文,“ GAA纳米片晶体管中应变的成像,建模和工程设计 ”(Imaging, Modeling and Engineering of Strain in Gate-All-Around Nanosheet Transistors”)。 在这项作业中,他们再次专心于纳米片/纳米线,他们运用透射电子显微镜(TEM)成像来成像晶格常数并丈量应变。 这种技能能够使应变在原子尺度上可视化。

图1展现了他们对结构所做的初始建模,这使他们希望接受细微的拉伸。

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  图1.纳米片应变建模,图画由Leti供给。

  他们在对沟道成像时发现的是,集成流(Integrated flow)对层间介电(ILD)层的沟道施加了紧缩应力,这与建模时所希望的拉应力相反。 您能够调理gate stack和触点的应力,Letti在办理应力方面具有许多专业知识,而且能够运用此技能校准模型。 图2阐明了成果。

  

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  图2.沟道应变的TEM图画,图画由Leti供给。

  此处运用的应力丈量技能是由Leti开发的,并运用了一系列专业技能使其愈加准确和灵敏。 他们还发现,当您堆积非晶虚设栅极,然后将其重结晶为多晶硅时,体积减小会发生凹穴和拉伸应变。

  IBM和Leti在IEDM上宣告的关于纳米片的作业持续经过改善蚀刻,根据偶极子的Vt操控,经过在叠层下引进介电层下降寄生电容以及对纳米片叠层中应力的了解来使这项技能朝批量生产发展。

  咱们从中也能够看到压力会影响移动性,从而影响设备功能,而且是优化的要害参数。


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